锁相环 (PLL)电路存在于各种高频应用中，从简单的时钟净化电路到用于高性能无线电通信链路的本振 (LO)，以及矢量网络分析仪 (VNA)中的超快开关频率合成器。

The CD4046B PLL is a versatile building block, suitable for a wide variety of applications, such as FM demodulators, frequency synthesizers, split-phase data synchronization and decoding, and PLL lock detection.

Phase-locked loop (PLL) circuits exist in a wide variety of high frequency applications, from simple clock clean-up circuits, to local oscillators (LOs) for high performance radio communication links, and ultrafast switching frequency synthesizers in vector network analyzers (VNA).

A phase-locked loop or phase lock loop (PLL) is a control system that generates an output signal whose phase is fixed relative to the phase of an input signal. Keeping the input and output phase in lockstep also implies keeping the input and output frequencies the same, thus a phase-locked loop can also track an input frequency.

控制电压作用于压控振荡器，把它的输出震荡频率拉向环路输入信号频率。 当二者相等时，环路被锁定，称为入锁。 PLL并不是直接对晶振进行倍频，而是将频率稳定的晶振作为基准信号，与PLL内部振荡电路生成的信号分频后进行比较，使PLL输出的信号频率稳定。

2022年1月5日 · PLL就是利用外部晶振作为参考时钟，来输出一个周期稳定的高频率的时钟，这个时钟供芯片的时序电路使用。 可以说PLL是整个芯片的源头，从PLL出来的时钟我们认为就是干净的、后端可以直接用的时钟了。

Phase Locked Loop (PLL) is one of the vital blocks in linear systems. It is useful in communication systems such as radars, satellites, FMs, etc. This chapter discusses about the block diagram …

2020年8月26日 · 锁相环在时钟的处理和产生非常的重要，可以将时钟比作为整个芯片工作的起跳脉搏，主要分为PLL和DLL两大类，其中PLL又分为模拟PLL和数字PLL；DLL也分为模拟DLL和数字DLL。

2024年10月14日 · 在模拟设计中，相位锁定环（PLL）是一种极其重要的技术。 它在 频率合成、时钟恢复、数据同步 等多个方面发挥着关键作用。 作为一名模拟设计工程师，对PLL的深入理解和熟练应用是必不可少的。 本文将通过移知公开课《模拟设计工程师必知必会》，带你全面了解PLL的学习重点，从基础概念到高级应用，确保你在设计和调试PLL时能够游刃有余。 如需视频完整版，可联系小编领取观看链接！ PLL的核心思想是通过反馈机制，使输出信号的相位与输入 …

2024年6月5日 · PLL锁相环是一种闭环反馈控制系统，其主要作用是通过比较输入信号和参考信号的相位差来生成稳定的输出信号。 它由相频比较器、环路滤波器、VCO（Voltage-Controlled Oscillator）等组成。